 班級規(guī)模及環(huán)境--熱線:4008699035 手機:15921673576( 微信同號) |
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每期人數(shù)限3到5人。 |
| 上課時間和地點 |
上課地點：【上海】：同濟大學(滬西)/新城金郡商務樓(11號線白銀路站) 【深圳分部】：電影大廈(地鐵一號線大劇院站)/深圳大學成教院 【北京分部】：北京中山學院/福鑫大樓 【南京分部】：金港大廈(和燕路) 【武漢分部】：佳源大廈（高新二路） 【成都分部】：領館區(qū)1號（中和大道） 【沈陽分部】：沈陽理工大學/六宅臻品 【鄭州分部】：鄭州大學/錦華大廈 【石家莊分部】：河北科技大學/瑞景大廈 【廣州分部】：廣糧大廈 【西安分部】：協(xié)同大廈
最近開課時間(周末班/連續(xù)班/晚班）：2019年1月26日 |
| 實驗設備 |
☆資深工程師授課
☆注重質量
☆邊講邊練
☆合格學員免費推薦工作
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| 質量保障 |
1、培訓過程中，如有部分內容理解不透或消化不好，可免費在以后培訓班中重聽；
2、培訓結束后,授課老師留給學員聯(lián)系方式,保障培訓效果,免費提供課后技術支持。
3、培訓合格學員可享受免費推薦就業(yè)機會。 |
課程大綱 |
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模塊一 FPGA設計原則與技巧
FPGA設計原則與技巧課程主要講授FPGA設計的一些原則(面積與速度平衡互換原則、硬件可實現(xiàn)原則及同步設計原則、低功耗設計原則等)及操作技巧(乒乓操作、串并轉換、流水線操作及數(shù)據(jù)同步等)，使學員能夠將這些原則及技巧應用到實際工程開發(fā)中；
本章將講述加法器、乘法器、乘累加器、減法器及除法器在工程應用中的設計方法，在此基礎上讓學員完成常系數(shù)FIR濾波器設計；還要求學員掌握使用基于IP核的設計方法和流程。
模塊二 Verilog高級編碼
Verilog高級編碼課程主要講授Verilog HDL流水線設計、同步狀態(tài)機設計及系統(tǒng)函數(shù)、任務調用等高級編碼知識，通過序列檢測器、EEPROM讀寫器,SPI及RISC CPU等由易至難的實驗安排；
強化RTL設計與電路實體的對應關系，及針對FPGA器件的代碼優(yōu)化，使學員逐步掌握獨立完成復雜邏輯設計的能力。
這部分實驗不僅僅是照抄教材的代碼，而是通過訓練使學生從項目的角度考慮問題，自行設計完成，可大幅提升學員自我思考的能力。
模塊三 系統(tǒng)時序分析及處理系統(tǒng)時序分析及處理
課程旨在讓學員充分理解時序分析理論，能夠解決在項目開發(fā)中所遇到的時序問題；且能夠對跨時鐘設計做出合理處理；能夠精通時序分析工具的使用，使其能夠設計出滿足時序要求的邏輯電路。
模塊四 FPGA設計常用IP模塊使用
FPGA設計常用IP模塊使用課程主要內容為FPGA設計中常用IP模塊的使用(單/雙口RAM、DPRAM、FIFO、ROM及串行收發(fā)器等)的講授，使學員在充分理解其結構及工作原理、時序的基礎上，能夠在實際工程開發(fā)中精通其使用。
模塊五 新型FPGA設計工具使用
新型FPGA設計工具使用課程主要講授FPGA基于MATLAB、Simulink、DSP Builder等新型設計、驗證工具的設計方法及技巧，使學員能夠利用這些新型開發(fā)工具更好地完成FPGA設計。
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